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| 內容簡介： |
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最近几年，我国相控阵雷达系统对超高度数据转换器（ADDA）芯片提出了明确的需求，为了支撑星载ADDA与FPGA、DSP等算法处理芯片之间的超高速互联，国内许多研究机构都参与到了具有确定性延迟的SerDes接口芯片研制工作中。首先，《高速串行收发器原理及芯片设计——基于JESD204B标准》研究JESD204B协议的基本内容，整理其关键技术，分析204B控制器的确定性延迟机制，探讨收发器PHY的系统结构和重要的参数设置。其次，《高速串行收发器原理及芯片设计——基于JESD204B标准》分别针对发送端和接收端，详细分析和描述JESD204B控制器的协议与数字电路设计实现。然后，《高速串行收发器原理及芯片设计——基于JESD204B标准》基于55 nm1p7m_RF工艺，采用数模混合设计完成了JESD204B收发器PHY的电路设计实现，重点详述了发送机中的串行化器和终端检测、接收机的自适应连续时间均衡器、离散时间判决反馈均衡器以及解串器设计。最后，《高速串行收发器原理及芯片设计——基于JESD204B标准》介绍了基于混合信号的JESD204B收发器的系统仿真方案和关键仿真结果。
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| 目錄：
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目录第1章 绪论 11.1 JESD204B简介 11.2 设计目标 41.3 本章小结 4第2章 JESD204B收发器的功能、架构、端口描述 52.1 JESD204B协议概述 52.1.1 JESD204B收发器的系统架构 52.1.2 JESD204B IP的架构 72.2 JESD204B控制器（数字协议部分） 92.3 异步FIFO 112.4 JESD204B收发器PHY的结构 112.5 JESD204B收发器的重要参数配置 122.6 本章小结 15第3章 JESD204B发送端协议分析及设计实现 163.1 JESD204B发送端协议分析 163.1.1 传输层协议分析 163.1.2 加扰协议分析 193.1.3 加扰协议分析 233.1.4 确定性延迟 293.2 JESD204B发送端的数字电路设计 333.2.1 设计指标 333.2.2 整体架构设计 333.2.3 JESD204B发送机传输层设计 343.2.4 JESD204B发送机链路层功能电路设计 383.2.5 JESD204B发送机状态控制器设计 523.2.6 SPI从机设计 573.2.7 时钟数据接口规范 593.3 本章小结 60第4章 JESD204B接收端协议分析及设计实现 614.1 JESD204B接收端协议分析 614.1.1 数据链路层 614.1.2 码组同步 614.1.3 对齐字符插入 634.1.4 初始化通道对齐 644.1.5 确定性延迟 664.2 JESD204B接收端关键的数字电路设计 684.2.1 解扰器的设计原理及实现方案 684.2.2 Comma检测器设计原理及实现方案 734.2.3 8B/10B解码器设计原理及实现方案 764.2.4 解帧器的设计原理及实现方案 894.2.5 控制字符检测与替换的设计原理及实现方案 954.2.6 多通道对齐及确定性延迟的设计原理及实现方案 984.2.7 控制器状态机的设计原理及实现方案 1024.3 本章小结 109第5章 JESD204B高速串行发送机设计 1105.1 系统架构 1105.2 电路实现 1105.3 本章小结 114第6章 JESD204B高速串行接收机设计 1156.1 系统架构 1156.2 自适应CTLE 1166.3 采样电路 1166.3.1 采样电路结构 1166.3.2 偏置电流模块 1206.3.3 差模放大 1216.4 非线性均衡器DFE 1226.5 时钟恢复器 1226.5.1 CDR系统简介 1226.5.2 CDR具体分析及实现 1266.5.3 CDR建模 1296.6 本章小结 136第7章 系统仿真结果 1377.1 控制器仿真结果 1377.1.1 扰码有效 1377.1.2 SPI读写操作 1387.1.3 两条通道发送不同数据 1397.1.4 多芯片同步 1407.1.5 环路测试 1477.1.6 多芯片同步异常测试 1487.1.7 正常发送功能 1517.1.8 可测试性设计的验证 1567.1.9 极限速率的测试 1597.2 时钟仿真结果 1607.3 接收机仿真结果 1627.4 本章小结 168第8章 结论 169
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