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| 內容簡介： |
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随着EDA技术和工具的发展，现代数字系统的设 计思想、设计工具和实现方式均发生了深刻的变化， 基本设计流程主要包括：硬件描述语言HDL输入； 仿真验证设计功能；将HDL综合为门级网表；静态时 序分析验证时序；后端ASIC或者FPGA实现。验证方法 学、低功耗设计也是热点问题。随着系统规模增大， 将整个系统在单片系统上实现即片上系统，SoC已 逐渐成为主流。张德学、张小军、郭华著的《FPGA现 代数字系统设计及应用电子科学与技术高等学校电 子信息类专业系列教材》根据工程实践与教学经验 ，采用最新参考流程，指导读者完成大规模复杂系统 的设计、验证和FPGA实现。本书注重实践，配套教学 PPT与全部实例代码，详细演示各项技术，指导读者 动手操作，对电子信息类学生系统掌握现代数字系统 没计有重要的参考价值。
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| 目錄：
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第1章 现代数字系统设计简介
1.1 现代数字系统设计流程
1.2 FPGA／CPLD原理
1.2.1 乘积项技术原理
1.2.2 CPLD原理
1.2.3 查找表技术原理
1.2.4 FPGA原理
1.2.5 FPGA与CPLD简要比较
1.3 商用FPGA／cPLD器件简介
第2章Verilog标准与基本语法
2.1 Verilog HDL发展历史
2.2 Verilog IEEE Standard 1364—1995标准基本语法
2.2.1 标识符
2.2.2 注释
2.2.3 四值逻辑
2.2.4 数字表达
2.2.5 字符串
2.2.6 数据类型
2.2.7 内建基本门
2.2.8 连续赋值assign语句
2.2.9 过程赋值initial和always语句
2.2.10 运算
2.2.11 if语句
2.2.12 case、casex和casez语句
2.2.13 循环控制语句
2.2.14 编译指示语句
2.2.15 时延
2.2.16 系统任务
2.2.17 function与task
2.2.18 参数
2.3 Verilog IEEE Standard 1364更新标准重要特性简介
2.3.1 敏感列表
2.3.2 名维舯组
2.4 Verilog建模
2.4.1 可综合与不可综合语法
2.4.2 层次化和模块化设计方法
2.5 Velilog代码书写
2.5.1 Verilog代码编写推荐工具
2.5.2 Verilog模块基本结构
2.5.3 实例化方法
2.5.4 层次命名
2.6 简单Testbench设计
2.6.1 组合电路Testbentch基本结构
2.6.2 时序电路Testbentch基本结构
2.6.3 文本界面的TestbencFl
2.7 Verilog实例
2.7.1 Lbl：门级电路设计与仿真
2.7.2 Lab2：简单时序电路设计与仿真
2.7.3 Lab3：文本界面的Testbenc：h
2.7.4 Lab4：3 8译码器
2.7.5 Lab5：全加器
2.7.6 Lab6：计数器
2.8 Verilog常见问题
2.8.1 数字仿真器基本原理
2.8.2 阻塞赋值与非阻塞赋值
2.8.3 $display、$strobe和$monitor比较
2.8.4 #0延时
2.8.5 竞争条件
2.8.6 仿真与综合对部分语法的不同理解.
2.8.7 双向端口的仿真
2.8.8 组合逻辑回环
2.8.9 timescale问题
第3章 Modelsim仿真
3.1 仿真简介
3.2 Modelsim简介
3.3 Modelsim使用方式
3.3.1 命令行方式
3.3.2 脚本方式
3.3.3 qverilog单步执行方式
3.4 系统任务
3.5 VCD输出
3.6 SDF标注
3.7 测试覆盖率
第4章Verdi使用
4.1 Verdi简介
4.2 Modelsim与Verdi联合调试流程
4.3 FsDB格式波形导出
4.4 Verdi使用实例
第5章QIllartusⅡ使用
5.1 QuartusⅡ简介
5.2 FPGA开发流程
5.2.1 流程简介
5.2.2 创建项目
5.2.3 设置约束
5.2.4 综合适配
5.2.5 下载验证
5.3 功能仿真与时序仿真
第6章 TimeQuest时序分析
6.1 时序简介
6.2 动态时序分析与静态时序分析
6.3 基本时序分析模型
6.4 SDC简介
6.5 时序约束与时序分析技术
6.5.1 时钟约束
6.5.2 输入延时
6.5.3 输出延时
6.5.4 组合逻辑延时
6.6 TimeQuest工具简介
6.7 TimeQuest使用
6.7.1 TimeQuest使用流程
6.7.2 TimelQuest使用举例
6.8 时序例外的约束与分析
6.8.1 false path
6.8.2 multicycle path多周期路径
6.8.3 set_max_delay和set min delay
第7章synpIjfy Pr0使用
7.1 Synplify工具简介
7.2 QuartusⅡ与Synplify Pro联合使用流程
7.2.1 Synplify Pro与QuartusⅡ独立运行
7.2.2 QuartusⅡ中调用Synplify Pro
7.2.3 Synplify Pro中调用QuartusⅡ
第8章 Verjlog高级设计
8.1 编码风格
8.1.1 避免生成多余1atch
8.1.2 资源共享
8.1.3 避免同时使用时钟双沿
8.2 编码风格检查
8.3自检测Testtlench设计
8.4 FSM设计
8.4.1 FSM分类
8.4.2 两段式FSM设计
8.4.3 三段式FSM设计
8.4.4 FSM状态编码
8.5 多时钟域设计
8.5.1 亚稳态
8.5.2 2DFF同步器
8.5.3 Open Loop与Closed—Loop同步器
8.5.4 多个控制信号的同步电路设计
8.5.5 数据信号的同步电路设计
8.6 复位信号处理
8.7 PLI／VPI编程
8.7.1 仿真器扩展接口发展历史
8.7.2 VPI简介
8.7.3 注册systf
8.7.4 VPI实例1：系统任务hello
8.7.5 回调callbacks
8.7.6 VPI实例2：系统函数random
8.7.7 object存取方法
8.7.8 VPI实例3：显示所有nets
第9章 低功耗设计
9.1 功耗来源
9.2 基于FPGA的功耗估算
9.3 低功耗设计方法
9.3.1 门控时钟
9.3.2 操作数隔离
9.4 工具选项
第10章 SoPC系统
10.1 SOPC概念
10.2 SOPC Builder简介
10.3 Avalon总线
10.4 NiosⅡ处理器简介
10.5 SOPC开发流程
10.6 SOPC最小系统硬件开发
10.7 NiosⅡ软件开发
10.7.1 NiosⅡ软件开发简介
10.7.2 NiosⅡIDE使用流程：LED实例
10.8 基于NiosⅡ的SOPC系统上μCLinux移植
10.8.1 硬件设计
10.8.2 软件开发环境
10.8.3 NiosⅡ交叉开发工具链的构建
10.8.4 硬件信息传递
1O.8.5 内核与应用程序配置
10.8.6 系统测试
10.8.7 网络应用
10.9 Avalon总线IP核的开发
10.9.1 Avalon总线功能模型
10.9.2 Avalon总线IP核开发基本框架
10.9.3 Avalon总线IP核仿真
10.9.4 Avalon总线IP核集成
10.9.5 Avalon总线IP核测试
10.10 u-boot移植与使用
10.10.1 u-bOOt移植
10.10.2 u-boot使用
第11章 综合设计：基于0Rl200的SoC系统构建.
11.1 wishbone总线
11.2 构建基于ORl200的最小SoC系统
11.2.1 系统硬件框图
11.2.2 部件简介
11.2.3 系统构建
11.2.4 or32交叉开发工具链
11.2.5 软件开发
11.2.6 系统软硬件联合仿真
11.3 基于wishbone总线的IP核开发
11.3.1 wishbone总线功能模型
11.3.2 wishbone总线IP核开发基本框架-
11.3.3 wishbone总线IP核仿真
11.3.4 Wishbone总线IP核集成
11.3.5 Wishbone总线IP核测试
11.4 构建基于0R1200的实用SoC系统
11.4.1 系统硬件框图
11.4.2 uartl6550
11.4.3 flash控制器
11.4.4 sdram控制器
11.4.5 u-boot移植
11.4.6 dm9000a网络接口
11.4.7 Linux移植
附录rtI_to——gate工具
参考文献
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